В системе управления ракетой «Союз-5» впервые применили процессор «Эльбрус»

Да, это теоретически возможно, однако это выстрел в ногу США и выстрел в голову консорциуму RISC-V, поскольку на следующий же день Китай делает форк и покидает консорциум забирая с собой половину инженеров и 2\3 мирового рынка. Почему? Потому что основная причина какой-никакой популярности RISC-V в открытости всех спецификаций и типа «независимости от политических решений», они же даже в Швейцарию переехали только бы выйти из-под экспортного контроля США.

например, есть операции, которые везде занимают такт, а там -- три

Кажется вы вообще не понимаете о чём говорите.

Вы, как и многие другие борцы против RISC-V, путаете понятия архитектура и микроархитектура. В спецификации архитектуры RISC-V нет ничего о «тактах», это просто система команд, описание типов данных и набор (логических) регистров. А микроархитектура это то как именно в железе реализована данная архитектура. То есть архитектура одна, например RV32, а микроархитектур великое множество, на самом деле у каждого производителя своя (это вам не ARM). Производительность в первую очередь зависит от микроархитектуры, то есть от того сколько стадий в конвейере, есть ли кэш, есть ли блок предсказания переходов, какая частота итд.

Давайте для примера сравним разные реализации (микроархитектуры) одной архитектуры RV32:
1. SERV от FOSSi. Однобитное АЛУ, один поток, нет конвейера, более 32х циклов на инструкцию, применяется в FPGA как контроллер второстепенных функций.
2. SweRV Core EH1 от WD. 32х битное АЛУ, два потока исполнения инструкций (суперскалярность), 9-стадийный конвейер, 2 инструкции за цикл, применяется в высокоскоростных контроллерах жестких дисков.

Это совершенно непохожие ядра, отличающиеся по производительности на несколько порядков, однако базовый код написанный для одного, запустится и на втором поскольку архитектура одна — RV32.